台積電公布最新製程規劃 N5P明年量產、2奈米研發基地後年完工

台積電稍早舉行線上技術論壇及開放創新平台生態系統論壇，公布旗下 N5、N5P、N4、N3 等晶片製程技術最新研發狀況與後續發展，並發表針對 5G 與人工智慧物聯網裝置設計的 N12e 製程，以及 3DFabric 系統整合解決方案。會中，台積電營業組織資深副總經理秦永沛透露，2021 年完工的新竹廠區研發中心，會成為 2 奈米與更先進技術的研發重鎮；研發中心後方亦確認將打造 2 奈米產品生產基地。

台積電指出旗下 N5 製程技術今年已經進入量產，並隨著產能提升，良率的提升速度也較前一代技術增加，並表示相對於 N7 製程，N5 製程的處理速度較前者快了 15%、功耗降低 30%、邏輯密度提升 80%；日前，台積電曾透露 iPhone 12 系列內建 A14 Bionic 處理器採用 5 奈米技術。台積電後續亦將在 N5 製程基礎上，再推出加強版 N5P 製程工藝，預期處理速度還能再提升 5%、功耗再將低 10%，預期 2021 年開始量產。

▲蘋果新一代 A14 Bionic 處理器將使用台積電 5 奈米工藝，預期能比前代 A13 Bionic（7 奈米），擁有更快處理速度，以及更低功耗。

台積電同時宣布全新 N4 製程技術，採用 5 奈米工藝，透過減少光罩層來簡化製程，雖未公布詳細產品數據，但預期可再提升效能、降低功耗、增加密度來滿足多樣化產品需求；也有賴於 5 奈米工藝，讓用戶能透過完整生態系，從 N5 製程快速銜接 N4 製程。N4 製程技術預期 2021 年第四季開始試產，2022 年投入量產。

針對下一代製程技術，台積電表示目前 N3 製程的開發進度符合預期，可望於 2021 年正式推出，其創新預計可推動台積電持續保持技術領先地位。N3 製程預期可比 N5 製程，處理速度提升 15%、功耗降低 30%、邏輯密度增加 70%。

▲台積電在 2019 年推出 5 奈米工藝，目前除了 N5 製程有採用，後續包括 N5P、N4 等都將使用相同工藝。 

目前已進入試產階段的 N12e 製程，基於 12FFC+ 技術設計，支援人工智慧邊緣運算應用，並將 FinFET 電晶體技術導入邊緣裝置，強化超低漏電裝置與靜態隨機存取記憶體；相較前一世代的 22ULL 技術，N12e 製程邏輯密度增加 1.75 倍、效能提升 1.5 倍、功耗減少 50%。N12e 製程可用在支援人工智慧的物聯網裝置上，提供理解自然語言、影像分析能力；因為功耗低，所以也能讓以電池供電的裝置採用。


台積電 3DFabric 系統整合解決方案，是將三維積體電路系統整合解決方案統合起來，藉由台積電擁有的系統整合晶片（TSMC-SoIC）技術、CoWoS 技術、以及整合型扇出（InFO）技術，讓用戶可靈活選擇互聯的晶片，進而打造出強大的系統。3DFabric 系統整合解決方案同時結合前、後段 3D 技術，以達到乘數整合效應；還可以進一步搭配電晶體微縮技術，在保有、提升效能與功能性時，縮小產品尺寸，並加快上市時程。

▲3DFabric 系統整合解決方案為新一代封裝技術，提供客戶更大的設計自由度與優勢。